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HLS实现的FPGA上B512架构DPU 桥梁检测demo【一个示波器的VLOG#2】
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HLS实现高吞吐、高并行、高计算量方案的初尝试,实现FPGA上B512架构DPU 推理模型:TinyYOLOv1,运算量约5GOPS,约40M个参数 平台:ZU15EG,消耗资源大约能正好放下一个ZYNQ7020,有优化空间 量化:16bit定点量化,与tensorflow float32的计算结果相比误差在千分之一左右 推理速度:B512指计算核每个时钟可完成512个乘或加操作,DPU主频300M,理论算力150GOPS,实际推理用时70ms,帧率14FPS 开发工具:HLS+Verilog
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