开源硬件与敏捷方法[王璞]
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iEDA-Tutorial：开源iEDA平台介绍和使用实践[黄增荣]
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Chisel5：下一代的RTL设计与验证语言[刘玖阳]
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“一生一芯”计划第六期启动会[余子濠]
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8年经验工程师化身Vup细说一生一芯锻炼能力对工作的帮助，一生一芯学员卧虎藏龙！
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“一生一芯”心得分享[刘汉章@太原理工大学]
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一生可以托付的“芯”——冲向高端的RISC-V[姚永斌]
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SoC计算机系统 [第五期“一生一芯”计划 - P18]
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处理器芯片发展新趋势：开源芯片[包云岗]
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Chisel简介(杨烨) [第三期“一生一芯”计划 - P4]
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《RISC-V开放架构设计之道》&“一生一芯”访谈
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计算机系统的状态机模型 [第六期“一生一芯”计划 - P3]
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SOC架构设计与对接规范(龙康杰, 陈璐) [第三期“一生一芯”计划 - P14]
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程序的机器级表示(上) [第六期“一生一芯”计划 - P9]
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Chisel使用经验(陈春昀) [第三期“一生一芯”计划 - P7]
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Verilator介绍(洪志博) [第三期“一生一芯”计划 - P1]
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调试技巧选讲 [第五期“一生一芯”计划 - P14]
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“一生一芯”心得分享[吴佳宾@青岛大学]
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RISC-V指令集 [第五期“一生一芯”计划 - P7]
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程序的执行和模拟器 [第六期“一生一芯”计划 - P5]
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SOC和后端技术报告(刘一鸣, 张书涵) [第三期“一生一芯”计划 - P15]
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高性能RTL仿真器[陈璐]
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基于yosys+iSTA的数字前端时序评估[陶思敏]
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高性能体系结构模拟器[段震伟]
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华中科技大学刘玖阳：现代化RTL设计：以Chisel为例
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兰州大学魏人：一生一芯学习心得体会
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香山乱序流水(邀请报告) [第五期“一生一芯”计划 - P23]
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程序的机器级表示 [第五期“一生一芯”计划 - P8]
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RISC-V指令集 [第六期“一生一芯”计划 - P8]
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高性能处理器的性能迭代加速(邀请报告) [第五期“一生一芯”计划 - P26]
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香山乱序访存(邀请报告) [第五期“一生一芯”计划 - P24]
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总线和输入输出(唐浩晋) [第三期“一生一芯”计划 - P8]
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在现实的剪影中成长[张子卿@北京科技大学]
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在FPGA上烧录"果壳"处理器, 从PCIe SSD中启动Debian操作系统, 运行gcc和qemu等应用程序
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Chisel在Nutshell中的应用(王凯帆) [第三期“一生一芯”计划 - P12]
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学习·探索·创新：我与“一生一芯”的故事[烟雨松]
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中断异常(高泽宇) [第三期“一生一芯”计划 - P9]
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“一生一芯”2024暑期宣讲会——助教及学员分享
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“一生一芯”活动——大咖会谈【姚永斌】【20240421】
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从软件工程视角看芯片开源与敏捷设计(包云岗) [第五期“一生一芯”活动报告]
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RISC-V虚拟化技术发展及其演进[笨叔]