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6.TestBench时钟、复位信号的编码及仿真
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TestBench时钟、复位信号的编码及仿真: `timescale 1ns / 1ps module tb_test(); reg clk_i; reg rst_n_i; wire[4:0]result1_o,result2_o; reg clk_forver; unblock unblcok_inst ( .clk_i(clk_i), .rst_n_i(rst_n_i), .result_o(result1_o) ); block blcok_inst ( .clk_i(clk_i), .rst_n_i(rst_n_i), .result_o(result2_o) ); initial begin clk_i = 0; clk_forver = 0; forever begin #3 clk_forver = 0; #7 clk_forver = 1; end end initial begin rst_n_i = 0; #22 rst_n_i =1; end always #5 clk_i = ~clk_i; endmodule
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