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FPGA识别MNIST（3）：定点化，只需在卷积层添加除以256，并去掉softmax（在前向推导中，去掉无妨）
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FPGA识别MNIST（8）：pipeline为1的16bit定点乘累加器的实现
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FPGA识别MNIST（23）：simulation阶段结束，100张图片的推导完全符合预期
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FPGA识别MNIST（5）：将得到的一维定点化权重写入coe文件
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FPGA识别MNIST（11）：卷积层地址的控制模块的simulation
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FPGA识别MNIST（10）：卷积层地址的控制模块
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FPGA识别MNIST（6）：将得到的COE文件写入BROM，并simulation
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FPGA识别MNIST(3.1）：python证明右移相当于向负无穷取整
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FPGA识别MNIST（21）：simulation彻底成功！！！！！！！！！！！！！！！！！！！
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FPGA识别MNIST（15.1）：补充，对BRAM读取的验证，12542地址延迟2个时钟周期得到49，与存储的一致，可见，完全正确了
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FPGA识别MNIST（4）：一维化成功，由于截位，精度还意外上升了，存属巧合
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FPGA识别MNIST（22）：verilog把数据写入TXT比python麻烦的多
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verilog实现CNN对MNIST识别（2，乘法器直接用乘号和IP核的资源消耗区别）
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FPGA，简单LED灯
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FPGA识别MNIST（19）：将池化层数据写入结果BRAM，下一步全连接层！
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准确率97.12%，matlab手撺MNIST数据集识别前向传播代码全流程
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softmax的尝试，没有成功
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分频的简单思路
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verilog全连接层、tanh、softmax初步验证成功，单个测试用例误差可控
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时序逻辑前5题
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【教程4＞第3章＞第21节】高阶软解调讲解4——FPGA开发,以64QAM为例
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这年头谁还自己化简卡诺图啊
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FPGA
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FPGA信号处理：2.溢出保护
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乘法器IP浅尝
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思考第一个卷积层如何实现
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定点化前的准备，找到神经网络各个层出现的值的最大值和最小值
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【FPGA时序约束】IBUF和BUFG会不会加大延时？
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强推！这绝对是B站最全的（python＋机器学习＋深度学习）系列教程，草履虫都能学会，学不会你来锤爆我！人工智能/机器学习/深度学习/python/神经网络
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matlab仿真定点化神经网络6（仿真结果，也就掉了60%精度）
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verilog实现乘累加器，道阻且长
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03.FPGA PCIE架构和枚举过程
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matlab仿真定点化神经网络4（定点化池化的实现）
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逆天！免费用GPT-4o的网站，白嫖就是赚到！
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快速上手DDR4（八）：AXI4_DDR4_IP设置
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尝试第一个卷积层的verilog实现，但是写着写着发现荒唐
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FPGA视频教程-DDR实战篇2-MIG_IP讲解
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FPGA基础项目：IIC协议 (1)读写设计
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卷积层tb，维度摊平是最难的
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结果对不对还不知道，反正成功把pytorch训练得到的权重导入verilog了，并成功通过simulation得到了结果！
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matlab仿真定点化神经网络成功（精度、数据范围达到预期）