这年头谁还自己化简卡诺图啊
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深入理解fifo
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自制台世界上画质最烂的全画幅无反
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verilog中for循环的简单应用
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114高速总线_PCIE和PCI总线介绍
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generate是循环例化之用的东西
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尝试第一个卷积层的verilog实现，但是写着写着发现荒唐
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使用JTAG边界扫描快速进行FPGA引脚对应关系逆向
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softmax的verilog尝试，依旧失败deman
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FPGA设计中如何添加自动pipelining，实现可变延迟
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从头写snn前向传播1（1）：想写verilog，这步必不可少，除非经验十足
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generate，虽然不知道为什么一定要用这么个东西
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思考第一个卷积层如何实现
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选择了电气自动化，你就选择了...
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XCZU47DR-2FFVE1156I
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verilog卷积层测试，得到了结果，但是没有对，还是需要调整flatten的策略，最坏的结果就是功能失灵，那就只能由2维卷积搭建卷积层了
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单层卷积verilog彻底成功，就是简单的按行展开罢了
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verilog例化IP核
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组合逻辑assign,always