verilog例化IP核
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将数据集的数据导入BROM中，并例化IP核
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乘法器IP
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verilog $readmemh读到的数据到底存放在哪里？LUT消耗是0，FF消耗是0，BRAM消耗是0全是0
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《数字IC设计入门》5.17 AHB设备的设计
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乘法器IP浅尝
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单层卷积verilog彻底成功，就是简单的按行展开罢了
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《数字IC设计入门》5.6 程序的分散加载
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《数字IC设计入门》5.2 关于CPU的一些概念
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这年头谁还自己化简卡诺图啊
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CPU总线设计与verilog实现
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将MNIST数据集的前10张图片，定点化保存在coe文件中，以供BRAM使用
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QuartusII的基本使用
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generate是循环例化之用的东西
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UART串口通信原理与verilog实现
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verilog实现CNN对MNIST识别（2，乘法器直接用乘号和IP核的资源消耗区别）
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终于发现了卷积层的问题在哪，并发现另一个问题
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verilog行缓存1
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FPGA识别MNIST（15）：卷积层verilog代码实现成功！
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FPGA识别MNIST（17）：verilog池化层的实现
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标准的单周期寄存器传输、多周期Multi-cycle路径、多周期示例、虚假路径— FPGA的时序分析
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用C语言思维写的verilog代码是什么样的？
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FPGA识别MNIST（14）：成功计算卷积层结果，下一步就是把他们送入BRAM，当然前面要加一个relu，不过这个很简单
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定制固件的MSI中断教程全网最细
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尝试第一个卷积层的verilog实现，但是写着写着发现荒唐
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分频的简单思路
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FPGA笔试面试之分频电路
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verilog卷积层测试，得到了结果，但是没有对，还是需要调整flatten的策略，最坏的结果就是功能失灵，那就只能由2维卷积搭建卷积层了
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【蓝桥杯FPGA】 【大学组-AMD/Xilinx赛道】 vscode文本编辑器白嫖指南
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第16届蓝桥杯FPGA比赛模拟题完整版
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verilog实现乘累加器，道阻且长
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三段式摩尔状态机
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室温超导：莫斯科有人做出了悬浮效果
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忽然觉得只用python做神经网络好容易，只需要拼积木就可以了
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float16tofloat32的verilog testbench
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思考第一个卷积层如何实现
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单端口RAM的testbench
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英雄杀：外挂竟是我队友，不出牌也能躺赢
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啊~！我要用relu，tanh层如果输入节点太多可能会导致仿真器失效，也许上板不错，但是没必要
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和Claude2对线，得到了综合时不同模块解耦的办法
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时序逻辑前5题