三段式摩尔状态机
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分频的简单思路
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忽然觉得只用python做神经网络好容易，只需要拼积木就可以了
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verilog中for循环的简单应用
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【FPGA入门】如何使用三段式状态机？
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时序逻辑前5题
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单层卷积verilog彻底成功，就是简单的按行展开罢了
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FPGA识别MNIST（1）：先用pytorch训练一个简单的网络
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FPGA里FIFO数据传递的秒杀套路
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基于真值表的组合逻辑实现（简单又麻烦）
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一种避免设定缺省的办法
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第16届蓝桥杯FPGA比赛模拟题完整版
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用C语言思维写的verilog代码是什么样的？
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第16届蓝桥杯FPGA比赛，大二必看
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第16届蓝桥杯fpga模拟题编程题完全实现效果
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FPGA算法实现的一般思路
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思考第一个卷积层如何实现
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FPGA识别MNIST（17）：verilog池化层的实现
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组合电路浅显练习
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和Claude2对线，得到了综合时不同模块解耦的办法
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要什么for循环，要有整体思维
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cocotb仿真环境github FPGA领域第一star大神讲解
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Unity连击系统配置
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乘法器IP浅尝
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烽火战国每日一操作
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组合逻辑assign,always
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从头写snn前向传播1（1）：想写verilog，这步必不可少，除非经验十足
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verilog实现乘累加器，道阻且长
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优先编码器（verilog）（hdlbits）
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verilog $readmemh读到的数据到底存放在哪里？LUT消耗是0，FF消耗是0，BRAM消耗是0全是0
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郁闷了，全都是XXXXXXXXXXXXXXXXX
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AI速通游戏研究1.使用yolo算法通关三国志2第1关
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单端口RAM的testbench
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三目运算、if_else实现二路选择器
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搞了一上午，终于把神经网络跑通
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将SNN网络的权重写入COE文件
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终于发现了卷积层的问题在哪，并发现另一个问题
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FPGA识别MNIST（23）：simulation阶段结束，100张图片的推导完全符合预期
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FPGA识别MNIST（14）：成功计算卷积层结果，下一步就是把他们送入BRAM，当然前面要加一个relu，不过这个很简单
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卷积层verilog实现1
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verilog实现CNN对MNIST识别（2，乘法器直接用乘号和IP核的资源消耗区别）