组合电路浅显练习
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基于真值表的组合逻辑实现（简单又麻烦）
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终于发现了卷积层的问题在哪，并发现另一个问题
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单端口RAM的testbench
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和Claude2对线，得到了综合时不同模块解耦的办法
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组合逻辑assign,always
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单层卷积verilog彻底成功，就是简单的按行展开罢了
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hdlbits，verilog减法器的实现
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卷积层verilog实现1
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SNN：latency coding可视化
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优先编码器（verilog）（hdlbits）
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浮点数加法运算
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先把最简单的写了，这样比较简单
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电磁超材料在天线上的应用
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时序逻辑前5题
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三态门探究
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generate是循环例化之用的东西
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FPGA识别MNIST（4）：一维化成功，由于截位，精度还意外上升了，存属巧合
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乘法器IP浅尝
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verilog $readmemh读到的数据到底存放在哪里？LUT消耗是0，FF消耗是0，BRAM消耗是0全是0
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第一次池化层C仿真失败
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GPIO控制PS端LED闪缩
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道路艰难，替换为relu后，后续池化层又出了问题，这到底是仿真器的问题，还是这个项目代码有问题，总归不是我的问题
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将数据集的数据导入BROM中，并例化IP核
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softmax的verilog尝试，依旧失败deman
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FPGA识别MNIST（5）：将得到的一维定点化权重写入coe文件
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32位半精度乘法器tb、
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量化感知训练（3（：自定义卷积层
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函数具备
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SNN：latency coding可视化2
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一种无法综合的语句
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FDRE
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卷积层tb，维度摊平是最难的
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FPGA识别MNIST（11）：卷积层地址的控制模块的simulation
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FPGA识别MNIST（10）：卷积层地址的控制模块
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训练卷积神经网络
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CPU跑个神经网络
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verilog中for循环的简单应用
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verilog卷积层测试，得到了结果，但是没有对，还是需要调整flatten的策略，最坏的结果就是功能失灵，那就只能由2维卷积搭建卷积层了
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FPGA识别MNIST（3）：定点化，只需在卷积层添加除以256，并去掉softmax（在前向推导中，去掉无妨）
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FPGA识别MNIST（14）：成功计算卷积层结果，下一步就是把他们送入BRAM，当然前面要加一个relu，不过这个很简单