卷积层verilog实现1
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思考第一个卷积层如何实现
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尝试第一个卷积层的verilog实现，但是写着写着发现荒唐
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单层卷积verilog彻底成功，就是简单的按行展开罢了
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分频的简单思路
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FPGA识别MNIST（14）：成功计算卷积层结果，下一步就是把他们送入BRAM，当然前面要加一个relu，不过这个很简单
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用numpy复现torch卷积层
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verilog卷积层测试，得到了结果，但是没有对，还是需要调整flatten的策略，最坏的结果就是功能失灵，那就只能由2维卷积搭建卷积层了
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文心一言：自定义量化卷积层
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卷积层tb，维度摊平是最难的
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卷积层verilog探究，没看懂
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单端口RAM的testbench
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这年头谁还自己化简卡诺图啊
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FPGA识别MNIST（15）：卷积层verilog代码实现成功！
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verilog实现乘累加器，道阻且长
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终于发现了卷积层的问题在哪，并发现另一个问题
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verilog例化IP核
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测试verilog卷积层前matlab的准备，编纂一个合适的测试案例
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CPU总线设计与verilog实现
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三段式摩尔状态机
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多路复用器verilog
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verilog行缓存1
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时序逻辑前5题
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量化感知训练（3（：自定义卷积层
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忽然觉得只用python做神经网络好容易，只需要拼积木就可以了
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不断测试，发现tanh16没有什么问题
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FPGA识别MNIST（1）：先用pytorch训练一个简单的网络
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hdlbits，verilog减法器的实现
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从头写snn前向传播1（1）：想写verilog，这步必不可少，除非经验十足
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verilog $readmemh读到的数据到底存放在哪里？LUT消耗是0，FF消耗是0，BRAM消耗是0全是0
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搞了一上午，终于把神经网络跑通
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将SNN网络的权重写入COE文件
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float16tofloat32的verilog testbench
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verilog实现CNN对MNIST识别（2，乘法器直接用乘号和IP核的资源消耗区别）
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看来AI写verilog还是错误很多，远不如写python的正确率高，这也是没办法的事情
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cocotb仿真环境github FPGA领域第一star大神讲解
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np.where
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hdlbits上用资源换时间例题
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和Claude2对线，得到了综合时不同模块解耦的办法
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三目运算、if_else实现二路选择器
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pytorch FFT验证