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基于SYNOPSYS DC 逻辑综合约束 自动化生成框架介绍及TCL脚本源代码说明
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SDC约束文件是使用Synopsys DesignCompiler完成对RTL代码逻辑综合过程的必要输入文件。但是,手动编写SDC文件,较为繁琐,且易出错。因此,设计一个能够面向不同的RTL进而自动化生成的SDC约束的框架非常必要,目的减少手动操作,提高逻辑综合SDC编写的效率,尽力减少人为错误。本框架可适用于绝大多数RTL项目工程,仅需设计时钟等一些必要的设计信息,即可自动化生成该工程逻辑综合的SDC约束,并自动启动DC,完成逻辑综合,输出相关的报告和逻辑综合结果。该框架具有通用性,且可支持根据项目实际情况进行修改和优化。相关技术文档和TCL源代码下载地址为http://www.dizhixiong.cn/class2/
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