verilog行缓存1
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np.where
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时序逻辑前5题
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verilog $readmemh读到的数据到底存放在哪里？LUT消耗是0，FF消耗是0，BRAM消耗是0全是0
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将数据集的数据导入BROM中，并例化IP核
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verilog例化IP核
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行缓存对于滑动穿的优化是巨大的
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卷积层verilog实现1
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单层卷积verilog彻底成功，就是简单的按行展开罢了
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问
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单端口RAM的testbench
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终于发现了卷积层的问题在哪，并发现另一个问题
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多路复用器verilog
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卷积层verilog探究，没看懂
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不断测试，发现tanh16没有什么问题
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乘法器IP浅尝
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分频的简单思路
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乘法器IP
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verilog卷积层测试，得到了结果，但是没有对，还是需要调整flatten的策略，最坏的结果就是功能失灵，那就只能由2维卷积搭建卷积层了
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三态门探究
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准确率堪忧，不知道哪里错了
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思考第一个卷积层如何实现
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hdlbits上用资源换时间例题
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卷积层tb，维度摊平是最难的
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用verilog跑个帧头
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FPGA识别MNIST（15）：卷积层verilog代码实现成功！
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FPGA识别MNIST（16）：python中的for循环在verilog怎么写，通过池化层地址控制模块例子说明之
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和Claude2对线，得到了综合时不同模块解耦的办法
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FPGA识别MNIST（1）：先用pytorch训练一个简单的网络
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FPGA识别MNIST（17）：verilog池化层的实现
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将SNN网络的权重写入COE文件
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看来AI写verilog还是错误很多，远不如写python的正确率高，这也是没办法的事情
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一种无法综合的语句
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尝试第一个卷积层的verilog实现，但是写着写着发现荒唐
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好家伙，只调库根本意识不到从最底层写这东西有多麻烦
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CPU总线设计与verilog实现
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SNN：latency coding可视化
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generate是循环例化之用的东西
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询问GPT关于AXI
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FPGA识别MNIST（10）：卷积层地址的控制模块
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for循环计算变量中1出现的次数