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5nm InFO设计中的PI签核方法介绍
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作为延续和超越摩尔定律的最大“杀手锏”,Chiplets和3DIC等高级封装已成为当前IC设计的必然趋势。高级封装在集成度、性能、功耗、设计自由度等方面带来的优势不必赘言,但是同时它也带了诸多挑战。例如更高的设计复杂度,分析、验证和signoff的难度大大提升,同时还需要考虑到噪声耦合、热电耦合,机械应力等各项因素。 (1)使用高精度的 Concurrent flow分析3DIC和Chiplets设计中电源网络的质量和可靠性,对于从die到interposer再到pkg及整个系统来讲都是至关重要的。Concurrent flow不仅考虑了每颗die上shared P/G nets和decap对其他die的影响,同时还会考虑每颗die之间的coupling效应。 (2)对其中一颗die或其中某些die做快速迭代时,我们使用integrated flow来实现快速的电源完整性分析。它可以把当前不care的一些die进行reduce简化处理,但是依然会考虑每颗die之间的coupling效应,所以我们care的芯片的分析精度是没有折损的。 (3)对于out-sourcing的芯片,vendor一般只提供CPM。我们用CPM based flow来完成整个系统的仿真,把CPM带进来可以仿真到它对care die的影响(噪声)。这个flow速度很快,仿真精度也能够满足需求,并且对memory和disk 的占用会有大幅度的减少。
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