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m基于FPGA的数据串并并串转换系统verilog实现,包含testbench,可以配置并行数量——vivado版本
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m基于FPGA的CRC循环冗余校验系统verilog实现,包含testbench——vivado版本
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m基于FPGA的数据串并并串转换系统verilog实现,包含testbench,可以配置并行数量——quartusii版本
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m基于FPGA的QPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步——quartusii版本
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m基于FPGA的PPM光学脉位调制解调系统verilog实现,包含testbench
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m基于FPGA的CRC循环冗余校验系统verilog实现,包含testbench——quartusii版本
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m基于FPGA的MPPT最大功率跟踪算法verilog实现,包含testbench
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m基于FPGA的数字下变频verilog设计——Vivado版本
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m基于FPGA的4ASK调制解调系统verilog实现,包含testbench测试文件
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m基于FPGA的Hamming汉明编译码verilog实现,包含testbench测试文件,不使用IP核
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m基于CCSDS标准的LDPC编码器的FPGA实现,包含testbench,码长1024,码率0.5
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m基于FPGA的8PSK调制解调系统verilog实现,包含testbench测试文件
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m基于FPGA的DQPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步——quartusii版本
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基于FPGA的16QAM调制+软解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
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m基于FPGA的多功能信号发生器verilog实现,包含testbench,可以调整波形类型,幅度,频率,初始相位等
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m基于FPGA的RS+卷积级联编译码实现,RS用IP核实现,卷积用verilog实现,包含testbench测试文件
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m基于FPGA的高斯白噪声信道模拟系统verilog实现,包含testbench,可以配置不同的SNR和频偏
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m基于FPGA的16QAM软解调verilog实现,含testbench——quartusii版本
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m基于FPGA的cordic算法实现,输出sin和cos波形
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m基于FPGA的数字积分梳状CIC滤波器verilog设计——Quartusii版本
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m基于FPGA的cordic算法实现,输出sin和cos波形——Quartusii版本
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m基于FPGA的217卷积编码维特比译码verilog实现,包含testbench不使用IP核
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m基于FPGA的costas环载波同步verilog实现,包含testbench,可以修改频偏大小
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m基于FPGA的8点DCT变换verilog实现,包含testbench,并对比matlab的计算结果——Vivado版本
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m基于FPGA的交织解交织系统verilog实现,包含testbench——vivado版本
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m基于FPGA的桶形移位寄存器verilog实现,包含testbench——vivado版本
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m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步——QuartusII版本
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m基于FPGA的Alamouti编码verilog实现,包含testbench测试文件
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m基于FPGA的256点FFT傅里叶变换verilog实现,含testbench,不使用IP核——vivado版本
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基于FPGA的2FSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
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m基于FPGA的带相位偏差QPSK调制信号相位估计和补偿算法verilog实现,包含testbench
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基于FPGA的8PSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
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m基于FPGA的通信数据帧加扰解扰verilog实现,包含testbench——quartus版本