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m基于FPGA的QPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步——quartusii版本
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基于FPGA的BPSK数字平方环载波同步verilog实现,包含testbench
m基于FPGA的基础OFDM调制解调verilog实现,包括IFFT和FFT,包含testbench——vivado版本
m基于FPGA的CRC循环冗余校验系统verilog实现,包含testbench——vivado版本
m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步——QuartusII版本
m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,包含载波同步
m基于FPGA的256QAM调制信号产生模块verilog实现,包含testbench
m基于FPGA的OFDM调制解调系统verilog实现,包括IFFT,FFT以及成型滤波器,包含testbench
m基于FPGA的256点FFT傅里叶变换verilog实现,含testbench,不使用IP核——vivado版本
m基于FPGA的OFDM系统verilog实现,包括IFFT,FFT,成型滤波以及加CP去CP,包含testbench
m基于FPGA的PPM光学脉位调制解调系统verilog实现,包含testbench
m基于FPGA的CRC循环冗余校验系统verilog实现,包含testbench——quartusii版本
m基于FPGA的数字积分梳状CIC滤波器verilog设计——Quartusii版本
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基于深度学习的QPSK调制解调系统相位检测和补偿算法matlab仿真
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m基于FPGA的64QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步——vivado版本
m基于FPGA的DQPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步——quartusii版本
m基于FPGA的数字下变频verilog设计——Vivado版本
m基于FPGA的8PSK调制解调系统verilog实现,包含testbench测试文件
m基于FFT傅里叶变换的QPSK基带信号频偏估计和补偿算法FPGA实现,包含testbench和matlab星座图显示程序
m基于FPGA的AGC自适应增益控制系统verilog实现,包含testbench——vivado版本
m基于FPGA的4FSK调制解调系统verilog实现,包含testbench测试文件
m基于FPGA的2ASK调制解调系统verilog实现,包含testbench测试文件
m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步——Vivado版本
m通信系统中基于相关峰检测的信号定时同步算法的FPGA实现——QuartusII版本
m基于FPGA的带相位偏差QPSK调制信号相位估计和补偿算法verilog实现,包含testbench
m基于FPGA的数据串并并串转换系统verilog实现,包含testbench,可以配置并行数量——vivado版本
m基于FPGA的MPPT最大功率跟踪算法verilog实现,包含testbench
m基于FPGA的16QAM软解调verilog实现,含testbench——vivado版本
m基于CCSDS标准的LDPC编码器的FPGA实现,包含testbench,码长1024,码率0.5
m基于FPGA的桶形移位寄存器verilog实现,包含testbench——vivado版本
基于FPGA的MSK调制解调系统verilog开发,包含testbench,同步模块,高斯信道模拟模块,误码率统计模块
m基于FPGA的数据串并并串转换系统verilog实现,包含testbench,可以配置并行数量——quartusii版本
m基于Costas环的QPSK载波同步matlab性能仿真,对比不同采样率,环路系数等对载波同步的影响
m基于FPGA的costas环载波同步verilog实现,包含testbench,可以修改频偏大小
m分别通过matlab和FPGA实现基于高阶循环谱的信号载波调制识别(四阶循环累量)仿真
m基于深度学习的64QAM调制解调系统频偏估计和补偿算法matlab仿真
m基于导频PN序列和cordic算法的基带数据帧频偏估计和补偿FPGA实现,包含testbench
m基于FPGA的217卷积编码维特比译码verilog实现,包含testbench不使用IP核
m基于FPGA的带相位偏差16QAM调制信号相位估计和补偿算法verilog实现,包含testbench