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m基于FPGA的64QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步——vivado版本
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m基于FPGA的256点FFT傅里叶变换verilog实现,含testbench,不使用IP核——vivado版本
m基于FPGA的256QAM调制信号产生模块verilog实现,包含testbench
基于FPGA的QPSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
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m基于FPGA的CRC循环冗余校验系统verilog实现,包含testbench——quartusii版本
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m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步——QuartusII版本
m基于FPGA的PPM光学脉位调制解调系统verilog实现,包含testbench
m基于FPGA的2ASK调制解调系统verilog实现,包含testbench测试文件
m基于FPGA的4FSK调制解调系统verilog实现,包含testbench测试文件
基于FPGA的BPSK数字平方环载波同步verilog实现,包含testbench
基于FPGA的MSK调制解调系统verilog开发,包含testbench,同步模块,高斯信道模拟模块,误码率统计模块
基于FPGA的2FSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
m基于FPGA的多径信道模拟系统verilog实现,包含testbench,可以配置不同的SNR,频偏,多径增益和多径延迟
m基于FPGA的DQPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步——quartusii版本
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m基于DVB-T的COFDM+16QAM+LDPC编解码通信链路matlab性能仿真,包括小数倍及整数倍载波同步,粗及细定时同步,信道估计
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m基于FPGA的数字积分梳状CIC滤波器verilog设计——Quartusii版本
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m基于FPGA的AGC自适应增益控制系统verilog实现,包含testbench——vivado版本
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m基于FPGA的多通道FIR滤波器verilog实现,包含testbench测试文件
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m基于CCSDS标准的LDPC编码器的FPGA实现,包含testbench,码长1024,码率0.5
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m基于插入导频相关峰判决法的基带信号跳频图样识别FPGA实现,包含testbench
m基于FPGA的16QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步——vivado版本
m基于FPGA的8ASK调制解调系统verilog实现,包含testbench测试文件
m分别通过matlab和FPGA实现基于高阶循环谱的信号载波调制识别(四阶循环累量)仿真
基于FPGA的BPSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
m基于FPGA的DQPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步——vivado版本