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m基于FPGA的多径信道模拟系统verilog实现,包含testbench,可以配置不同的SNR,频偏,多径增益和多径延迟
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m基于FPGA的高斯白噪声信道模拟系统verilog实现,包含testbench,可以配置不同的SNR和频偏
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基于FPGA的16QAM调制+软解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
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m基于FPGA的16QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步——vivado版本
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m基于FPGA的QPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步——quartusii版本
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m基于FPGA的CRC循环冗余校验系统verilog实现,包含testbench——vivado版本
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m无线通信的信道建模matlab仿真,仿真分析了6种不同的无线通信信道模型
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m基于FPGA的costas环载波同步verilog实现,包含testbench,可以修改频偏大小
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m基于FPGA的217卷积编码维特比译码verilog实现,包含testbench不使用IP核
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基于FPGA的16QAM基带通信系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
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基于FPGA的8PSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
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m基于FPGA的OFDM系统verilog实现,包括IFFT,FFT,成型滤波以及加CP去CP,包含testbench
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基于FPGA的BPSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
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m基于FPGA的通信数据帧加扰解扰verilog实现,包含testbench——vivado版本
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m基于FPGA的PPM光学脉位调制解调系统verilog实现,包含testbench
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m基于FPGA的8PSK调制解调系统verilog实现,包含testbench测试文件
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m基于FPGA的RS+卷积级联编译码实现,RS用IP核实现,卷积用verilog实现,包含testbench测试文件
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m基于FFT傅里叶变换的64QAM基带信号频偏估计和补偿算法FPGA实现,包含testbench和matlab星座图显示程序
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m基于FPGA的多功能信号发生器verilog实现,包含testbench,可以调整波形类型,幅度,频率,初始相位等
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m基于FPGA的多通道FIR滤波器verilog实现,包含testbench测试文件
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m基于FPGA的64QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步——vivado版本
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m基于FPGA的64QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步——quartusii版本
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m基于FPGA的带相位偏差QPSK调制信号相位估计和补偿算法verilog实现,包含testbench
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基于FPGA的MSK调制解调系统verilog开发,包含testbench,同步模块,高斯信道模拟模块,误码率统计模块
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m基于FPGA的交织解交织系统verilog实现,包含testbench——vivado版本
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m基于FPGA的DQPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步——quartusii版本
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m基于FPGA的16QAM软解调verilog实现,含testbench——quartusii版本
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m基于FPGA的数字积分梳状CIC滤波器verilog设计——Quartusii版本
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m基于FPGA的DQPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步——vivado版本
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m基于FPGA的gardner环定时同步实现,含testbench测试程序
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m基于FPGA的MPPT最大功率跟踪算法verilog实现,包含testbench
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m基于FPGA的OFDM调制解调系统verilog实现,包括IFFT,FFT以及成型滤波器,包含testbench
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m基于FPGA的CRC循环冗余校验系统verilog实现,包含testbench——quartusii版本
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m基于FPGA的数据串并并串转换系统verilog实现,包含testbench,可以配置并行数量——quartusii版本
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基于FPGA的4FSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
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m基于FPGA的FIR低通滤波器实现和FPGA频谱分析,包含testbench和滤波器系数MATLAB计算程序
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m基于FPGA的4FSK调制解调系统verilog实现,包含testbench测试文件
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m基于FFT傅里叶变换的16QAM基带信号频偏估计和补偿算法FPGA实现,包含testbench和matlab星座图显示程序
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m基于插入导频相关峰判决法的基带信号跳频图样识别FPGA实现,包含testbench
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m基于FPGA和IP核的RS编译码verilog实现,包含testbench测试文件
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基于FPGA的16PSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR