SDK篇_51~54_ZYNQ双核AMP通信
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SDK篇_50~52_基于BRAM的PS和PL数据交互（BRAM Controller）
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Linux篇_18~26_U-Boot及ZYNQ启动流程【ZYNQ】+【UBoot】+【FSBL】
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第13-15讲 约束时钟clock、输入延迟input_delay、输出延迟output_delay
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Linux篇_14~17_Linux应用程序开发【ZYNQ】+【Linux】+【Vivado】+【FPGA】
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SDK篇_36~39_ZYNQ定时器中断（Vivado）
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SDK篇_58~62_AXI接口简介【Xilinx】+【Vivado】+【AXI4总线】+【FPGA】
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SDK篇_65~66_AXI4总线读写DDR【ZYNQ】+【FPGA】+【DDR】
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第19-21讲 Vivado时序约束分析、资源消耗与扇出分析
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SDK篇_63~64_自定义IP核-AXI接口【FPGA】+【Vivado】+【自定义IP】
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第1~2讲：ZYNQ简介
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FPGA数字信号处理（3）AM调制解调、DSB调制解调【FPGA】【Vivado】【通信原理】【数字信号处理】【matlab】【FPGA探索者】
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SDK篇_31~35_UART串口中断-UART控制器简介与编程
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Linux篇_27~38_U-Boot编译、加载、SD卡、QSPI、网络、串口
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SDK篇_28~30_ZYNQ程序固化（Boot）
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SDK篇_19~23_Vivado中 AXI GPIO IP核简介与使用
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SDK篇_24~27_FPGA自定义IP核-呼吸灯实验（Vivado）
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SDK篇_4~18_ZYNQ系列FPGA的GPIO（MIO和EMIO输入输出、中断）
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米联客ZYNQ教程S02_CH06_XADC测量电压温度【ZYNQ】【FPGA】【XADC】【Vivado】【SDK】
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SDK篇_67~71_ZYNQ中AXI DMA简介与使用【ZYNQ】+【DMA】+【Vivado】
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第12讲 Vivado时序分析XDC
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Linux篇_3~11_PetaLinux安装与使用、Ubuntu与Windows之间文件互传【petalinux】+【ZYNQ】+【FPGA】+【Vivad】
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米联客ZYNQ教程S02_CH07~09_中断处理【PL中断】【定时器中断】【UART串口中断】【Vivado】【SDK】【FPGA】
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米联客ZYNQ教程S02_CH01~03_SDK初探、MIO测试、EMIO测试【ZYNQ】【FPGA】【Vivado】
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第10讲 Vivado的IO端口和时钟的物理约束、设计技巧
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米联客ZYNQ教程S02_CH14~15_OLED显示屏驱动【AXI_Lite总线自定义IP核】【EMIO驱动】【SPI总线】
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工具篇_Vivado软件的硬件调试与仿真（ILA集成逻辑分析仪、Simulator使用）
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第14~19讲_ZYNQ输入输出实验_LED闪烁、按键控制、蜂鸣器、呼吸灯
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FPGA数字信号处理（2）——Vivado查表法实现DDS信号发生器【FPGA】+【DDS信号发生器】+【查表法】+【FPGA探索者】
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米联客ZYNQ教程S03_CH01~05_AXI DMA IP核使用【自环】[PS和PL交互】【OV5640摄像头】【HDMI显示】【Vivado】【7035】
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SDK篇_1~3_ZYNQ 输出 HELLO WORLD 实验
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FPGA数字信号处理（4）FIR滤波器设计【Matlab】【FPGA】【数字信号处理】【FIR数字滤波器】【FPGA流水线】【数字通信】【FPGA探索者】
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第16-18讲 约束虚拟时钟、多周期路径和伪路径
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时钟IP核（MMCM PLL）、RAM 和 FIFO 实验
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Liunx篇_01_本期视频概要【petalinux】+【ZYNQ】
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第8讲 掌握Vivado常用的Tcl命令
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第3讲 Vivado仿真
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米联客ZYNQ教程S01_CH01~03_VIVADO安装、JTAG使用【Vivado】【ZYNQ】【FPGA】
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Xilinx UltraFast设计方法学（时序约束、RTL、时钟组、IP管理、时序收敛、功耗优化）
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FPGA使用IIC总线操作EEPROM读写教程
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矿板Zynq篇② - 为EBAZ4205制作拓展板