V
主页
米联客ZYNQ教程S02_CH07~09_中断处理【PL中断】【定时器中断】【UART串口中断】【Vivado】【SDK】【FPGA】
发布人
米联客https://www.uisrc.com/portal.php 米联客ZYNQ教程S02_CH07~09_中断处理【PL中断】【定时器中断】【UART串口中断】【Vivado】【SDK】【FPGA】
打开封面
下载高清视频
观看高清视频
视频下载器
米联客ZYNQ教程S03_CH01~05_AXI DMA IP核使用【自环】[PS和PL交互】【OV5640摄像头】【HDMI显示】【Vivado】【7035】
SDK篇_36~39_ZYNQ定时器中断(Vivado)
SDK篇_4~18_ZYNQ系列FPGA的GPIO(MIO和EMIO输入输出、中断)
米联客ZYNQ教程S02_CH10_AXI_Lite自定义IP核【自定义LED核】【AXI_Lite】【PWM核】
SDK篇_24~27_FPGA自定义IP核-呼吸灯实验(Vivado)
SDK篇_65~66_AXI4总线读写DDR【ZYNQ】+【FPGA】+【DDR】
米联客ZYNQ教程S01_CH01~03_VIVADO安装、JTAG使用【Vivado】【ZYNQ】【FPGA】
米联客ZYNQ教程S01_CH04~06_Verilog基础【FPGA】【Verilog】【数字电路】【Vivado】
SDK篇_63~64_自定义IP核-AXI接口【FPGA】+【Vivado】+【自定义IP】
米联客ZYNQ教程S02_CH14~15_OLED显示屏驱动【AXI_Lite总线自定义IP核】【EMIO驱动】【SPI总线】
米联客ZYNQ教程S01_CH07~09_LED、按键消抖、多路分频器【Vivado】【ZYNQ】【FPGA】【Verilog】【ILA使用】
SDK篇_41~42_PS XADC接口
第13-15讲 约束时钟clock、输入延迟input_delay、输出延迟output_delay
米联客ZYNQ教程S02_CH06_XADC测量电压温度【ZYNQ】【FPGA】【XADC】【Vivado】【SDK】
FPGA数字信号处理(2)——Vivado查表法实现DDS信号发生器【FPGA】+【DDS信号发生器】+【查表法】+【FPGA探索者】
SDK篇_50~52_基于BRAM的PS和PL数据交互(BRAM Controller)
SDK篇_28~30_ZYNQ程序固化(Boot)
SDK篇_1~3_ZYNQ 输出 HELLO WORLD 实验
Liunx篇_01_本期视频概要【petalinux】+【ZYNQ】
Quartus中基础IP核的使用讲解【PLL】【ROM】【RAM】【FIFO】【FPGA】
FPGA(PL+PS)代码讲解
Linux篇_27~38_U-Boot编译、加载、SD卡、QSPI、网络、串口
米联客ZYNQ教程S02_CH01~03_SDK初探、MIO测试、EMIO测试【ZYNQ】【FPGA】【Vivado】
FPGA使用IIC总线操作EEPROM读写教程
实战演示:LabVIEW直接开发MPSOC-ZU15EG芯片(PS端4核A53 1.3GHz+GPU+Linux RT+PL端FPGA)
SDK篇_51~54_ZYNQ双核AMP通信
实战演示:LabVIEW直接开发纯国产ZYNQ芯片(PS端LinuxRT/PL端FPGA/MIO/EIO/SFP+/PCIe等)
PL端25~27:Vivado 中 FIFO IP 核使用与设计
【数字IC/FPGA秋招八股】多bit信号跨时钟处理——握手同步
Linux篇_18~26_U-Boot及ZYNQ启动流程【ZYNQ】+【UBoot】+【FSBL】
第12讲 Vivado时序分析XDC
千兆以太网+FPGA_SoC启动(Zynq第4部分)
Verilog的关键问题解惑【FPGA】【数字电路】【Verilog】【模块化设计】【状态机】【锁存器】【阻塞赋值】【代码风格】
实战演示:LabVIEW直接开发MPSOC-ZU7EV芯片(PS端4核ARMCortex-A53 1.3GHz Linux RT+PL端FPGA)
第3讲 Vivado仿真
FPGA数字信号处理(3)AM调制解调、DSB调制解调【FPGA】【Vivado】【通信原理】【数字信号处理】【matlab】【FPGA探索者】
FPGA数字信号处理(4)FIR滤波器设计【Matlab】【FPGA】【数字信号处理】【FIR数字滤波器】【FPGA流水线】【数字通信】【FPGA探索者】
第1讲 使用Vivado相关软件设计FPGA的流程
FPGA设计分享:TCP协议栈Verilog实现之浅谈
第9讲 Xilinx Vivado编程与调试(集成逻辑分析仪ILA使用)