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13. VHDL - 计数器（IF嵌套、BUFFER使用）
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计数器所有功能（复位、使能、增计数、减计数）； 定义端口、定义寄存器、整理功能； 程序设计： 功能的逐一描述； Std_logic_vector信号量的使用； Buffer的定义和使用； RTL-Viewer 和 程序描述语句的对应（D触发器+组合逻辑）； 仿真验证，如何验证所有功能。
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10. VHDL - 串行移位寄存器(LOOP语句)
5. VHDL - 全加器（层次输入设计）
14. VHDL - 分频器（多进程、Integer使用）
15. VHDL - 有限状态机
2. VHDL- 24译码器
16. VHDL - 流水灯控制
1. VHDL - 半加器设计
4. VHDL - N位4选1选择器（参数化设计）
8. VHDL - 异步复位同步置位功能描述
7. VHDL - D触发器（PROCESS语句）
3. VHDL - 83优先编码器
6. VHDL- N位加法器（生成语句）
17. VHDL - 数字钟（BCD60计数器）
9. VHDL - 时序电路结构描述
11. VHDL - 循环移位寄存器（CASE语句）
12. VHDL - m序列发生器
11. 逻辑代数-卡诺图化简2.12习题
18. VHDL - 数字钟（BCD24计数器）
19. VHDL - 数字钟（顶层设计仿真）
4. Quartus原理图设计 - 开发板下载验证
7. Quartus原理图设计 - 选择器+D触发器
3. Quartus原理图设计 - 硬件开发板使用
7. 逻辑代数-最小项最大项2.6习题
10. 逻辑代数-卡诺图化简2.11习题
9. Quartus原理图设计 - 序列检测器
9. 逻辑代数-卡诺图2.10习题
5.Quartus操作 - 开发板演示
12. 逻辑代数-无关项化简2.13习题
1. Quartus基本操作 - 原理图设计
10. Quartus原理图设计 - 序列信号发生器
6. Quartus原理图设计 -串行移位寄存器
16. 组合逻辑-卡诺图降维4.4习题
《图灵完备》存储器篇：计数器
8. Quartus原理图设计 - 模5分频器
3. 数制与码制习题-有符号二进制计算和溢出判断
18.组合逻辑-译码器扩展4.7习题
2. Quartus原理图设计 - 4选1选择器仿真
4. 逻辑代数-真值表证明2.1习题
Quartus基本操作1（无语音）
14. 逻辑代数-函数变换2.15习题
