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1. VHDL - 半加器设计
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1. Quartus软件基本操作 2. 使用逻辑表达式描述半加器的原理图设计 3. 使用条件信号代入、选择信号代入语句描述半加器的真值表 a. 设计的注意事项 b. Std_logic、Std_logic_vector的定义和使用 c. 信号量Signal的定义和使用 d. 理解并发描述语句 e. 编译错误排查 f. 查看和分析 RTL - Viewer
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1. Quartus基本操作 - 原理图设计
10. VHDL - 串行移位寄存器(LOOP语句)
5. VHDL - 全加器（层次输入设计）
2. VHDL- 24译码器
14. VHDL - 分频器（多进程、Integer使用）
19. VHDL - 数字钟（顶层设计仿真）
15. VHDL - 有限状态机
12. VHDL - m序列发生器
13. VHDL - 计数器（IF嵌套、BUFFER使用）
3. VHDL - 83优先编码器
17. VHDL - 数字钟（BCD60计数器）
8. VHDL - 异步复位同步置位功能描述
4. VHDL - N位4选1选择器（参数化设计）
7. VHDL - D触发器（PROCESS语句）
16. VHDL - 流水灯控制
9. VHDL - 时序电路结构描述
6. VHDL- N位加法器（生成语句）
18. VHDL - 数字钟（BCD24计数器）
11. 逻辑代数-卡诺图化简2.12习题
11. VHDL - 循环移位寄存器（CASE语句）
3. Quartus原理图设计 - 硬件开发板使用
7. Quartus原理图设计 - 选择器+D触发器
4. Quartus原理图设计 - 开发板下载验证
2. Quartus原理图设计 - 4选1选择器仿真
7. 逻辑代数-最小项最大项2.6习题
8. Quartus原理图设计 - 模5分频器
6. Quartus原理图设计 -串行移位寄存器
9. 逻辑代数-卡诺图2.10习题
Quartus基本操作1（无语音）
10. 逻辑代数-卡诺图化简2.11习题
5.Quartus操作 - 开发板演示
9. Quartus原理图设计 - 序列检测器
12. 逻辑代数-无关项化简2.13习题
10. Quartus原理图设计 - 序列信号发生器
RTL顶层集成工具（v1.1）
如何进入英伟达？为什么学计算机科学还不够
18.组合逻辑-译码器扩展4.7习题
4. 逻辑代数-真值表证明2.1习题
16. 组合逻辑-卡诺图降维4.4习题
15. 组合逻辑-基本设计4.1~4.3习题
